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Modelsim10.2c使用教程(一个完整工程的仿真)

之前玩过Altera的板子,不不, 现在应该叫intel PSG。在QuartusII13.0上老喜欢用modelsim_ae做仿真,小工程用起来也方便,但是我做IIC配置摄像头的时序仿真时,就显得有些吃力,所以还是用modelsim_se才是正点。 以前老想用QuartusII和modelsim单 ...

NingHeChuan @ 2018/08/27

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Modelsim使用常见问题集锦(实时更新)

1.Modelsim使用时出现闪退情况,解决办法:(1)请再次查看modelsim是否破解完全;(2)电脑上安装的文件与Modelsim有冲突,多半是爱奇艺这个软件,删掉爱奇艺软件。 2.再利用modelsim进行TCL脚本仿真时,出现错误“No objects found matching”,解决 ...

raymon_tec @ 2018/08/27

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Xilinx 学习笔记1---新建工程和创建源代码文件

最近终于有空可以记录一些之前学习的内容,本博客系列记录笔者Xilinx ISE学习之旅,当然现在Vivado是学习热门,一步一步来。搞定 ISE,Vivado上手也会很快。 1.安装软件 软件部分的下载与安装可自行到Xilinx官网下载http://china.xilinx.com/ 2.新建工程文 ...

raymon_tec @ 2018/08/27

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IIC协议学习笔记

“移植”的重要性:并非所有的电路都得自己设计,到了一定阶段,“移植”也是一种学习能力。——CrazyBingo 转眼间期末又到了,最近开始了所谓的期末总预习,比赛最终还是把作品交了,也算是对自己这学期一个交代了吧,感觉不总结出来总是少点什么,所以还是在努力一把,熬夜把之前的东西整理出来吧。Bingo ...

NingHeChuan @ 2018/08/27

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高斯白噪声的Verilog实现

本文章主要讨论高斯白噪声的FPGA实现。简单的方法可以采用在Matlab中产生服从一定均值和方差的I、Q两路噪声信号。然后将两组数据存在FPGA中进行回放,以此来产生高斯白噪声。这种方法优点是产生方法简单占用FPGA资源少,但是他只能保证在回放噪声的一段数据是满足不相关特性的,段与段之间的数据是相关 ...

逐梦在路上 @ 2018/08/27

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基于FPGA的彩色图像转灰度算法实现

昨天才更新了两篇博客,今天又要更新了,并不是我垃圾产,只不过这些在上个月就已经写好了,只是因为比赛忙,一直腾不出时间整理出来发表而已,但是做完一件事情总感觉不写一博文总结一下就少点什么,所以之后的一段时间里我会把我这学期学到的一些东西陆续整理出来发表,给自己一个总结交代。 将彩色图像转化为灰度的方法 ...

NingHeChuan @ 2018/08/27

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Vivado2015.4使用教程(一个完成工程的建立)

Vivado的功能真是太强大了,学习Xilinx准没错,把一个工程的完整流程整理出来,为自己以后看。 双击桌面的vivado图标,(可能有点慢) 弹出主菜单界面,点击create new project 这是介绍界面,next~ 添加好工程名,和工程位置,next~ 选择rtl Project,ne ...

NingHeChuan @ 2018/08/27

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基于FPGA的均值滤波算法的实现

前面实现了基于FPGA的彩色图像转灰度处理,减小了图像的体积,但是其中还是存在许多噪声,会影响图像的边缘检测,所以这一篇就要消除这些噪声,基于灰度图像进行图像的滤波处理,为图像的边缘检测做好夯实基础。 椒盐噪声(salt & pepper noise)是数字图像的一个常见噪声,所谓椒盐,椒就是黑,盐 ...

NingHeChuan @ 2018/08/27

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FPGA基础知识(一)查找表LUT和编程方式

第一部分: 查找表LUT FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的,即解决了定制电路的不足,又克服了原有可编程器件门电路有限的缺点。由于FPGA需要被反复烧写,它实现组合逻辑的基本结构不可能像ASIC那样通过固 ...

逐梦在路上 @ 2018/08/27

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nRF2401无线模块接收_FPGA实现~~

最近胶囊内窥镜项目中用到了业界常用的无线收发模块,即恩智浦公司nRF系列无线收发模块,该模块当前有好几种选择,比如nRF24L01只有无线收发模块,需要外部MCU进行驱动及数据收发,还有nRF24LE1自带单片机内核,即单片机集成在收发模块内。另外还有nRF24xx+USB模块,这种模块使用起来更方 ...

我有风衣 @ 2018/08/27

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FPGA基础知识(三)典型FPGA开发流程

FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般下如图所示,包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。 1. 电路设计 在系统设计之前,首先要进行的是方案论证、系统设计和FPG ...

逐梦在路上 @ 2018/08/27

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FPGA基础知识(四)锁存器、触发器、寄存器和缓冲器的区别

一、锁存器锁存器(latch) 对脉冲电平敏感,在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,仅当锁存器处于使能状态时,输出才会随着数据输入发生变化。锁存器不同于触发器,它不在锁存数据时,输出端的信号随输入信号变化,就像信号通过一个缓 ...

逐梦在路上 @ 2018/08/27

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全网首创ISE入门级教程

转眼间我已经大三了,现在成为了实验室的负责人,对于下一届学生的纳新重任就交到了我的手上,想采取不同的方法暑假尽可能对他们进行一些培训,所以制作了此教程,说实话,在网上还没有找到关于ISE的入门级使用教程呢!可谓是全网首创啊!话不多说,我们赶紧看看我的处女视频教程吧! 互联网是最好的学习平台,让贫富之 ...

NingHeChuan @ 2018/08/27

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状态机设计——从简单的按键消抖开始

目前笔者正在接受明德扬FPGA网上培训班的培训,讲的内容非常适合新手,且以练习和互动答疑的教学模式让我学到了很多东西。由于是根据自身时间安排进度的,所以战线拉的比较长,发现做些设计总结非常重要,可以帮助自己理清思路,同时也能得到很好的复习。 之前一直在做altera FPGA的相关学习,对xilin ...

没落骑士 @ 2018/08/27

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Verilog学习笔记设计和验证篇(一)...............总线和流水线

总线 总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中只要电路的规模允许可以比较自由的确定总线的位宽,从而大大的提高数据流通的速度。各个运算部件和数据寄存器组可以通过带有控制端的三态门与总线连接。 通过控制端来控制在某一时间段内,总线归那几个部件使用(任何时间段只能有一个部件发送,但 ...

SYoong @ 2018/08/27

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Verilog学习笔记简单功能实现(三)...............同步有限状态机

在Verilog中可以采用多种方法来描述有限状态机最常见的方法就是用always和case语句。如下图所示的状态转移图就表示了一个简单的有限状态机: 图中:图表示了一个四状态的状态机,输入为A和Reset,同步时钟为clk,输出信号是K1和K2,状态机只能在信号的上升沿发生。 (A)下面是可综合的V ...

SYoong @ 2018/08/27

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Verilog学习笔记设计和验证篇(三)...............同步有限状态机的指导原则

因为大多数的FPGA内部的触发器数目相当多,又加上独热码状态机(one hot code machine)的译码逻辑最为简单,所以在FPGA实现状态机时,往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机)。建议采用case语句来建立状态机的模型,因为这些语句表达清晰明了,可以方便的由当前状 ...

SYoong @ 2018/08/27

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Verilog学习笔记简单功能实现(五)...............序列检测设计

这里采用夏宇闻教授第十五章的序列检测为例来学习; 从以上的状态转换图可以写出状态机的程序: 以下是测试模块: 其实这里也可以采用六个状态来实现功能: 以下是测试模块: 也可以用移位寄存器来实现: 1 module seqdet 2 ( 3 input wire x, 4 input wire clk ...

SYoong @ 2018/08/27