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Verilog HDL交通灯的实现

在家实在闲的没事儿干,翻出来了大三上学期的EDA课的小实验,也就是设计一个二愣子交通灯啦,只会自己按设定好的时间闪,红灯、绿灯,黄灯和转向灯; 各灯显示时长:哎呀~ 懒得写了,后面程序里都有。 芯片:FPGA、Cylone IV E 系列的 EP4CE6E22C8,144引脚。 外置时钟:1Hz 以 ...

我要改个好听的博客名 @ 2020/03/22

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Vivado HLx 2019.1下载、安装与激活

下载: 官网:https://china.xilinx.com/support/download.html,可下载网络安装器,也可下载安装包(26.55G),但这两种方法下载速度太慢,大概为几十K,需几天的时间。 我的网盘有下载好的安装包(Vivado HLx 2019.1): 链接:https:/ ...

Fengqiao_x @ 2020/03/18

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【转载】Modelsim 与Vivado联合仿真版本对应问题

Modelsim 与Vivado联合仿真版本对应问题 Solution Vivado Design Suite 2018.3 Mentor Graphics ModelSim SE/DE/PE (10.6c)Mentor Graphics Questa Advanced Simulator (10. ...

没落骑士 @ 2020/03/16

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ZYNQ入门实例——定时器中断与程序固化

一、前言 APU系统中CPU以串行执行代码的方式完成操作,软件方式很难做到精准计时,因此调用内部定时器硬件完成计时是更好的选择。本文以定时器中断方式控制LED周期性闪烁为例学习私有定时器的使用。同时学习如何将软件程序与硬件比特流文件一起固化到SD卡中,实现上电自动配置与启动自定义系统。 功能定义:通 ...

没落骑士 @ 2020/03/09

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【代码更新】同步FIFO design and IP level verification

一、前言 应聘IC前端相关岗位时,FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长,灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始,熟悉IP设计与验证的基础技能。 二、IP设计 FIFO这一IP ...

没落骑士 @ 2020/03/05

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FPGA 开发详细流程你了解吗?

FPGA 的详细开发流程就是利用 EDA 开发工具对 FPGA 芯片进行开发的过程。 FPGA 的详细开发流程如下所示,主要包括电路设计、设计输入、综合(优化)、布局布线(实现与优化)、编程配置五大步骤,其中,还有功能仿真、静态仿真、时序仿真三大仿真,以及综合约束、布局布线约束(包括位置约束和时序约 ...

新芯时代 @ 2020/03/05

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基于AHB总线的master读写设计(Verilog)

一、AHB总线学习 1. AHB总线结构 如图所示,AHB总线系统利用中央多路选择机制实现主机与从机的互联问题。从图中可以看出,AHB总线结构主要可分为三部分:主机、从机、控制部分。控制部分由仲裁器、数据多路选择、地址和数据多路选择及地址译码器组成。主机首先需要向仲裁器提出使用总线的请求hbusre ...

刘羽冰 @ 2020/03/05

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【心得】Lattice EPC3 PCS使用经验

Lattice FPGA ECP3 PCS IP使用心得,包括仿真、上板经验。 ...

NicoWei @ 2020/03/05

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FPGA基础(verilog语言)——语法篇

verilog语言简介 verilog语言是一种语法类似于c的语言,但是与c语言也有不同之处,比如: 1.verilog语言是并行的,每个always块都是同时执行,而c语言是顺序执行的 2.verilog又被称作硬件描述语言,在用verilog语言编程的时候,不如说是在用verilog描述一段电路 ...

FPGA坚持者 @ 2020/03/05

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[FPGA]Verilog 60s秒表计时器(最大可计时间长达9min)

[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉,学校已将小脚丫板子回收,所以在这篇文章中没法贴出代码结果的效果图了,但最终效果已经过测试,可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 ...

RDJLM @ 2020/03/05

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tinyriscv---一个从零开始写的极简、易懂的开源RISC-V处理器核

本项目实现的是一个微riscv处理器核(tinyriscv),用verilog语言编写,只求以最简单、最通俗易懂的方式实现riscv指令的功能,因此没有特意去对代码做任何的优化,因此你会看到里面写的代码有很多冗余的地方。tinyriscv处理器核有以下特点: 1)实现了RV32I指令集,通过risc ...

lknlfy @ 2020/03/05

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[FPGA] Verilog 燃气灶控制器的设计与实现

燃气灶控制器的设计与实现 一、引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5(其引脚表见本人另一博文:可编程实验板EPM1270T144C5使用说明),通过可编程实验板实现一个基本的模拟燃气灶。 二、设计课题的基本要求 1、 燃气灶的控制按键有三个:点火/关闭按键 BTN7 ...

RDJLM @ 2020/03/05

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verilog HDL 进击之路

Verilog 进击之路 - 夯实基础第一节之结构化设计 随着数字电路设计的复杂化和专业化,传统的电路设计逐渐没落,Verilog HDL逐渐走入历史舞台。好多人并不是不会Verilog,而是缺乏细致的了解。最近一直在看 A Guide to Digital Deisgn and Synthesis ...

执剑行者 @ 2020/03/05

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Ncverilog 仿真quartus generate IP的要点

Ncverilog 仿真quartus generate IP的要点 最近利用quartus II 生成plll 的IP,利用nclaunch 仿真的时候老是报错, 提示unresolved in worklib. 苦思良久不得要领,后仔细看了quartus 的 userbook and nclau ...

执剑行者 @ 2020/03/05

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代码中理解CPU结构及工作原理

一、前言 从研究生开始到工作半年,陆续在接触MCU SOC这些以CPU为核心的控制器,但由于专业的原因一直对CPU的内部结构和工作原理一知半解。今天从一篇博客中打破一直以来的盲区。特此声明,本文设计思想及代码均源于如下博文,这里仅用于自己学习记录,以及分享心得之用。 简易CPU的设计和实现_阡飞陌- ...

没落骑士 @ 2020/03/05